
11-12-2006, 14:19
|
|
|
|
חבר מתאריך: 09.12.06
הודעות: 3
|
|
|
למישהו יש ידע בסיסי ב VERILOG
שלום
בניתי test bench בסיסי הכולל שימוש בRAM שגם אותו יצרתי בתור מודול, האם מישהו יודע כיצד אני יכול להתחל אותו במידע כלשהו לפני הרצת הסימולציה? שמעתי שיש task בתוך ספריית ה modelsim אך איני מוצא אותו . בבקשה עזרה
|